QuestaSim SE v10.4e 32位 官方免费版(附破解文件+使用教程)

QuestaSim SE v10.4e 32位官方免费版是一款强大的HDL仿真软件，具备高效的仿真性能与丰富的调试功能。我特别喜欢它的波形查看功能，在进行电路设计仿真时，能清晰直观地展示信号波形。以往我在分析电路信号变化时，常常难以精准把握细节，有了这个功能，信号的变化一目了然，轻松解决了信号分析困难的问题，大大提升了工作效率。

更新说明

改进了SystemVerilog TB / OVM / UVM的性能和错误消息;

改进了VHDL和混合VHDL / Verilog的性能;

提高了Altera和Xilinx VHDL库组件的性能;

新增加的工具栏用于改善GUI(这由编辑首选项控制);

对VHDL动态访问类型的新调试支持;

为新的Visualizer调试环境创建本机设计数据库和波形数据库;

对SystemC 2.3的新支持(Questa Prime或Questa Core的选项);

运行管理器(VRM)容量改进，主动网格作业检查，以及运行时新的设计自动化(RTDA)网格支持;

新的覆盖自动保存，加上数据库容量和性能改进，为合并时间提供数量级的改进;

提高HTML性能，减少内存使用和更改报表控制;

增强对Liberty库模型和属性(PA)的支持;

增强对嵌入式开关和供应相关属性(PA)的分析和仿真支持;

支持新的Visualizer调试环境(PA);

提训容量和性能等。

使用教程

1.建立work库

在Transcript中输入命令vlib work，此时work库是空的。

2.File→New→project

建立工程，填写工程名sat1。

2添加已经存在的.V文件,sat.v和sat_tb.v

3.进行编译(vlog编译命令)

在Transcript中输入命令vlog +acc vlog +acc D:/temp/aa/*.v

+acc 去掉一些杂质，保留下所有该保留的东西。 4.进行仿真

vsim test_sat (test_sat是自动生成的，有的也不会自动生成一样的名字的，但会生成相应功能不同名字的文件，此文件不可读，属于机器文件，如果没有成成test_sat，则点击library→sat_tb)

右键点击test_sat，add to→wave→All items in design

5. run 100ns

6. 或者add wave –r/*

点击此键 zoom full